Cadence 与 TSMC 强强联手，赋能下一代 AI 芯片更快落地

中国上海，2026 年 5 月 12 日 —— 楷登电子（Cadence）近日宣布，进一步深化与台积电（TSMC）的长期战略合作，聚焦加速 AI 驱动的半导体技术创新。此次合作面向台积电 N3、N2、A16、A14 工艺，提供完整 IP、端到端设计基础设施与认证流程，助力客户减少设计迭代，强化设计技术协同优化能力，大幅加快 AI 芯片上市进程。当前，大量早期客户与主流企业已启动台积电 3 纳米、2 纳米工艺设计，凸显合作强大市场影响力。

Cadence 高级副总裁兼总经理 Chin-Chi Teng 表示，AI 芯片在先进节点的创新，需要覆盖全设计周期、可从 SoC 扩展至小芯片与 3D-IC 架构的完整方案。与台积电合作，正推进让设计成就 AI、让 AI 驱动设计的战略，融合认证流程、硅验证 IP 与智能设计基础设施，在设计复杂度持续攀升时，有效提升工程师研发效率。

台积电生态系统与联盟管理事业部总监 Aveek Sarkar 指出，AI 计算需求激增与设计周期缩短，推动行业采用先进硅技术、精简流程与成熟 IP。携手 Cadence 等生态伙伴，赋能客户高效运用台积电最新工艺与 3DFabric 封装方案，把握 AI 创新带来的产业机遇。

Cadence 为台积电 N2P 工艺提供丰富 IP 组合，涵盖 DDR5 12.8G MRDIMM、PCIe 6.0、LPDDR6/5X 14.4G、HBM4E 16G 等核心接口 IP，Artisan 基础 IP 已用于台积电 N3 工艺量产项目。

面向半导体设计团队，Cadence 提供经认证的端到端 EDA 流程，覆盖从 SoC 到小芯片、3D-IC 全场景设计。核心方案包括 Innovus 实现系统、Virtuoso 定制设计平台、Spectre 仿真平台，以及 Celsius 热分析、Voltus 电源完整性、EMX 3D 求解器等多物理场分析工具。Tempus 时序、Quantus 提取、Pegasus 验证等签核技术全面就绪，所有流程已获台积电 N2、A16 工艺认证，A14 PDK 协同开发持续推进，助力 AI 与 HPC 设计快速达成流片标准。Genus 综合方案已支持相关工艺，Clarity 3D 求解器适配工作同步开展。

针对 3D-IC 与异构集成，Cadence Integrity 3D-IC 平台支持台积电 COUPE 参考流程，Virtuoso 新增硅光子技术支持，Celsius 热分析流程实现 PIC 设计与信号完整性分析协同，Pegasus 系统保障异构设计质量验证。

Cadence 将代理式 AI 融入 EDA 流程，将传统工具操作转为目标驱动的智能执行，显著提升 AI 芯片与 3D-IC 设计生产力。与台积电合作打造的智能设计流程、优化引擎与签核体系，让 AI 系统结合领域推理与物理分析，加速 PPA 与可靠性指标优化收敛。

NVIDIA 计算工程副总裁兼总经理 Tim Costa 表示，新一代 AI 芯片规模与复杂度攀升，需要整合加速计算与代理式 AI 的全新设计方法，与 Cadence 合作持续优化 EDA 工具，助力全球顶尖 AI 架构高效落地。

增强版 Genus、Innovus 与 Cadence Cerebrus 智能设计工具，针对台积电 NanoFlex Pro 标准单元架构优化，支持在版图规划、布局布线阶段精细调控速度与功耗。前端布局与后端布线规则提升结果一致性，台积电 A16 Super Power Rail 技术通过背面供电网络，实现更密集、高性能的芯片设计。定制设计环节，代理式 AI 嵌入 Virtuoso 流程，完成 N2 至 A14 工艺的模拟设计迁移优化。

全球客户积极采用台积电 3 纳米、2 纳米工艺推进 AI 芯片研发，印证认证流程、硅验证 IP 与成熟基础设施对高效交付新一代 AI 芯片的关键价值。

Arm 云端 AI 业务单元上市副总裁 Eddie Ramirez 表示，AI 与 HPC 负载增长推动高效计算平台需求，Cadence 与台积电的生态协作，是支撑基于 Arm 架构的新一代 AI 基础设施部署的核心动力。

Positron 首席技术官 Thomas Sohmers 提到，公司针对 Transformer 模型开发 AI 推理芯片，在台积电 N3P 工艺上采用 Cadence PCIe 6.0 SerDes IP，确保高速接口稳定可靠。Cadence 与台积电的深度协同，搭配前端设计工具，提供成熟可预测的流片路径，助力第二代推理加速器快速推向市场。

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